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ADSP-21371 / ADSP-21375
Parallel Data Acquisition Port (PDAP)
The timing requirements for the PDAP are provided in
Table 32 . PDAP is the parallel mode operation of Channel 0 of
the IDP. For details on the operation of the PDAP, see the
PDAP chapter of the ADSP-2137x SHARC Processor Hardware
Reference .
Table 32. Parallel Data Acquisition Port (PDAP)
Note that the 20-bits of external PDAP data can be provided
through the external port DATA31–12 pins. On the
ADSP-21375 processors, PDAP can not be multiplexed on the
external port (since only DATA15–0). Use the SRU DAI
instead.
Parameter
Min
Max
Unit
Timing Requirements
t SPCLKEN 1
t HPCLKEN 1
t PDSD 1
t PDHD 1
t PDCLKW
t PDCLK
PDAP_CLKEN Setup Before PDAP_CLK Sample Edge
PDAP_CLKEN Hold After PDAP_CLK Sample Edge
PDAP_DAT Setup Before Serial Clock PDAP_CLK Sample Edge
PDAP_DAT Hold After Serial Clock PDAP_CLK Sample Edge
Clock Width
Clock Period
2.5
2.5
3.85
2.5
(t PCLK × 4) ÷ 2 – 3
t PCLK × 4
ns
ns
ns
ns
ns
ns
Switching Characteristics
t PDHLDD
t PDSTRIB
Delay of PDAP Strobe After Last PDAP_CLK Capture Edge for a Word
PDAP Strobe Pulse Width
2 × t PCLK + 3
2 × t PCLK – 1
ns
ns
1
Data source pins are DATA31–12 or DAI pins. Source pins for serial clock and frame sync are: 1) DATA11–10 pins, 2) DAI pins.
DAI_P20–1
(PDAP_CLK)
DAI_P20–1
(PDAP_HOLD)
DAI_P20–1/
ADDR23–4
(PDAP_DATA)
SAMPLE EDGE
t PDCLKW
t SPHOLD
t PDSD
t PDCLK
t HPHOLD
t PDHD
DAI_P20–1
(PDAP_STROBE)
t PDHLDD
Figure 24. PDAP Timing
Rev. D | Page 39 of 56 | April 2013
t PDSTRB
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